반도체 미세공정 2나노·3나노 뜻: EUV 노광부터 GAA, 후면 전력까지
반도체 미세공정은 회로를 더 가늘게 그려 같은 면적에 스위치를 더 많이 넣는 기술입니다. 이 글은 ‘2나노·3나노’라는 숫자의 진짜 의미, 회로를 그리는 펜인 EUV 노광기, 트랜지스터 모양을 바꾼 GAA, 구리 배선과 칩 뒷면으로 전력선을 빼는 후면 전력 공급까지 한 흐름으로 풀어 줍니다.
1편 공정 순서 · 2편 미세공정(지금) · 3편 HBM4·메모리 · 4편 패키징·기판 · 5편 데이터센터 랙
‘2나노’는 실제 길이가 아니라 세대 이름
1나노미터(nm)는 10억분의 1미터입니다. 머리카락 굵기가 대략 8만~10만 나노미터이니, 2나노는 머리카락을 수만 갈래로 쪼갠 크기입니다. 그런데 오늘날 ‘3나노 공정’, ‘2나노 공정’의 숫자는 칩 안 어느 부품의 실제 길이를 잰 값이 아닙니다.
예전에는 트랜지스터의 게이트(스위치 손잡이) 길이를 공정 이름으로 썼습니다. 하지만 2000년대 이후 구조가 입체로 바뀌면서 숫자와 실제 치수가 따로 놀기 시작했고, 지금은 ‘이전 세대보다 한 단계 촘촘해졌다’는 뜻의 세대 이름으로 쓰입니다. 그래서 회사마다 이름 붙이는 방식이 달라, TSMC의 3나노와 삼성전자의 3나노를 숫자만으로 같은 수준이라고 볼 수 없습니다.
| TSMC 이름 | 읽는 법 | 상태(2026년 10월 기준) |
|---|---|---|
| N3 | 3나노급 | 주력 공정, 2026년 3분기 웨이퍼 매출의 33% |
| N2 | 2나노급, TSMC 첫 GAA | 2025년 4분기 양산 시작, 3분기 매출의 8%, 2027년 생산능력 두 배 이상 |
| A16 | 1.6나노급(옹스트롬), 후면 전력 적용 | 2026년 하반기 양산 계획, 제품 출시는 2027년 예상 |
| A14 | 1.4나노급 | 2027년 시험 생산, 2028년 양산 계획 |
자료: TSMC 2026년 3분기 실적 발표, Tom's Hardware. 1옹스트롬(Å) = 0.1나노미터
숫자가 작아지면 무엇이 좋아질까요? 같은 크기의 칩에 트랜지스터를 더 넣을 수 있고(성능), 전기가 덜 새고 덜 들어가며(전력), 웨이퍼 한 장에서 나오는 칩도 늘어납니다. 대신 공정이 어려워져 웨이퍼 한 장 값이 크게 오릅니다. TSMC 2나노 웨이퍼 한 장이 3만 달러 안팎이라는 보도도 있지만 공식 가격은 공개되지 않았습니다.
2나노·3나노는 ‘실제 치수’가 아니라 ‘세대 이름’. 회사끼리 숫자만으로 비교하면 안 되고, 같은 회사 안에서 세대를 비교할 때 의미가 있다.
회로를 그리는 펜: 노광과 EUV
1편에서 본 노광 공정은 필름 사진 인화와 비슷합니다. 웨이퍼에 빛에 반응하는 액체(감광액)를 바르고, 회로 무늬가 새겨진 원판(마스크)에 빛을 통과시켜 무늬를 축소해 찍습니다. 빛을 받은 부분과 받지 않은 부분이 화학적으로 달라지고, 이를 씻어 내면 회로 무늬가 남습니다. 이 ‘펜’의 굵기를 정하는 것이 빛의 파장입니다.
| 노광 방식 | 빛의 파장 | 특징 | 만드는 회사 |
|---|---|---|---|
| DUV(ArF 액침) | 193nm | 물속에서 찍어 해상도를 높임. 여러 번 겹쳐 찍어 미세화(멀티 패터닝) | ASML·니콘·캐논 |
| EUV(극자외선) | 13.5nm | 7나노 이하 핵심 층에 사용. 한 번에 더 가는 선 | ASML 단독 |
| High-NA EUV | 13.5nm(렌즈 개구수 0.33→0.55) | 더 큰 거울로 더 가는 선. 대당 약 4억 달러(보도) | ASML 단독 |
자료: ASML, cryptobriefing(2026.7.15) 보도. 가격은 공식 발표가 아닌 보도 기준
EUV 빛은 공기에도 흡수될 만큼 다루기 어렵습니다. 그래서 진공 속에서 초당 수만 번 떨어지는 주석 방울에 강력한 레이저를 쏘아 빛을 만들고, 렌즈 대신 초정밀 거울로 반사시켜 웨이퍼에 닿게 합니다. 이 장비를 만들 수 있는 회사는 전 세계에 ASML 하나뿐입니다. ASML은 2026년 3분기 매출 117억 유로로 분기 최대 기록을 세웠고, 4분기 매출 전망은 142억~152억 유로, 연간 전망은 440억~450억 유로입니다.
EUV 없이 미세공정을 할 수는 없을까요? DUV로 같은 층을 여러 번 나눠 찍는 멀티 패터닝으로 어느 정도 가능합니다. 다만 공정 단계와 불량 위험이 늘어 비용이 크게 오릅니다. EUV 장비 수출이 막힌 중국 업체들이 이 방식으로 미세공정을 추진하는 것으로 알려져 있습니다.
노광기 = 회로를 그리는 펜. 펜이 가늘수록(파장이 짧을수록) 미세한 회로를 한 번에 그릴 수 있고, 가장 가는 EUV 펜은 ASML만 만든다.
트랜지스터 모양의 변화: 평면 → FinFET → GAA
회로를 가늘게 그리는 것만으로는 한계가 있었습니다. 트랜지스터가 작아지자 스위치를 꺼도 전기가 새는 문제가 커졌기 때문입니다. 그래서 업계는 트랜지스터의 모양을 바꿔 왔습니다. 수도꼭지를 잠그는 손에 비유하면 이해가 쉽습니다.
| 구조 | 모양 | 비유 | 주요 시기 |
|---|---|---|---|
| 평면(Planar) | 전기 통로 위에서만 게이트가 누름 | 손가락 하나로 호스를 누름 | ~20나노대 |
| FinFET | 통로를 지느러미처럼 세워 3면을 감쌈 | 손가락 세 개로 호스를 감쌈 | 16·14나노 ~ 3나노(TSMC N3) |
| GAA(나노시트) | 얇은 판 여러 장을 게이트가 4면 모두 감쌈 | 주먹으로 호스를 꽉 쥠 | 삼성 3나노(2022), TSMC N2(2025), 인텔 18A |
| CFET(연구 중) | n형·p형 트랜지스터를 위아래로 쌓음 | 2층 주차장 | 2030년 전후 연구 단계 |
GAA를 인텔은 RibbonFET, 삼성은 MBCFET이라는 이름으로 부릅니다.
삼성전자는 2022년 3나노에 GAA를 세계 처음으로 적용했지만, 초기 수율(정상 칩 비율) 문제로 큰 고객을 많이 확보하지 못했습니다. TSMC는 3나노까지 검증된 FinFET을 유지하다 2나노(N2)에서 GAA로 넘어갔습니다. ‘먼저 시작한 쪽’보다 ‘안정적으로 많이 만든 쪽’이 고객을 얻었다는 점이 파운드리 경쟁의 교훈으로 자주 언급됩니다.
삼성전자는 2나노(SF2)로 반격 중입니다. 테슬라의 차세대 AI 칩(AI5)이 삼성 2나노로 테이프아웃(설계 완료 후 생산 이관)했다는 소식이 2026년 7월 전해졌고, 미국 텍사스 테일러 공장에서 2027년 하반기 양산을 목표로 하고 있습니다. 시장에서는 삼성 2나노 수율을 60% 이상으로 보지만 회사가 확인한 수치는 아닙니다.
구리 배선과 후면 전력: 칩 안의 전선 공사
트랜지스터만 있다고 칩이 되지는 않습니다. 수천억 개의 스위치를 서로 연결하는 전선이 필요합니다. 트랜지스터 위로 10층 넘게 쌓이는 이 금속 배선은 1990년대 후반부터 알루미늄 대신 구리로 만들어 왔습니다. 구리가 전기를 더 잘 통하기 때문입니다. 뉴스에서 말하는 ‘반도체 구리선’이 바로 이것입니다.
그런데 배선이 가늘어질수록 문제가 생깁니다. 선이 좁아지면 저항이 커져 열이 나고 신호가 늦어집니다. 더 큰 문제는 신호선과 전력선이 모두 칩의 같은 면(앞면) 위층에 몰려 있다는 점입니다. 아파트에 비유하면, 엘리베이터 통로(신호선)와 굵은 전기 배관(전력선)이 같은 좁은 복도를 나눠 쓰는 꼴입니다.
해결책이 후면 전력 공급(BSPDN)입니다. 전력선을 웨이퍼 뒷면으로 옮겨, 앞면은 신호선이, 뒷면은 전력선이 쓰게 하는 방식입니다. 전기 배관을 지하로 빼고 복도는 엘리베이터 전용으로 쓰는 셈입니다.
| 회사 | 기술 이름 | 적용 공정 | 상태 |
|---|---|---|---|
| 인텔 | PowerVia | 18A | 노트북용 팬서레이크에 적용, 2026년 1월부터 시장 출시 |
| TSMC | Super Power Rail | A16 | 2026년 하반기 양산 계획. N2P 대비 속도 최대 10%↑, 전력 15~20%↓, 밀도 7~10%↑(회사 발표) |
| 삼성전자 | BSPDN | SF2Z | 2027년 적용 목표로 발표(2024년) |
자료: Maginative(2025.10.9), Tom's Hardware, 각 사 발표. 엔비디아가 A16 첫 고객이 될 것이라는 보도가 있으나 확인되지 않음
TSMC 방식은 전력선을 트랜지스터 소스·드레인에 뒷면에서 바로 연결해 인텔 방식보다 복잡하지만 면적 이득이 크다고 평가됩니다. TSMC 웨이 CEO는 3분기 실적 발표에서 후면 전력 채택은 전력 제약보다 제품별 필요에 달려 있다고 설명했습니다. 즉 모든 칩이 A16으로 가는 것이 아니라, 전기를 많이 먹는 AI 칩처럼 효과가 큰 제품부터 쓰일 가능성이 큽니다.
배선 문제의 해법 두 가지: 더 좋은 금속(구리 다음 후보 연구)과 더 좋은 배치(전력선을 뒷면으로). 후면 전력은 2026~2027년 첨단 공정의 새 경쟁 무대다.
반도체 미세공정 경쟁: 누가 앞서 있나
반도체 미세공정 경쟁은 사실상 TSMC·삼성전자·인텔 세 회사의 경쟁입니다. 지금까지 정리한 내용을 한 표에 모으면 다음과 같습니다.
| 구분 | TSMC | 삼성전자 | 인텔 |
|---|---|---|---|
| GAA 첫 적용 | N2(2025년 4분기 양산) | 3나노(2022년) | 18A(2025년 말 양산) |
| 후면 전력 | A16(2026년 하반기 계획) | SF2Z(2027년 목표) | 18A PowerVia(적용 중) |
| High-NA EUV | 도입 시점 신중 | 도입 검토 | 14A(2027년 시험·2028년 양산 계획) |
| 2026년 2분기 파운드리 점유율 | 72.5% | 5.9% | 상위 10위 밖(외부 매출 기준) |
자료: 각 사 발표, TrendForce. 점유율은 외부 고객 매출 기준
- ▸ 기본: TSMC가 N2·A16으로 첨단 AI 칩 주문 대부분을 유지. 확인 신호는 TSMC 매출 중 2나노 비중 상승(3분기 8%).
- ▸ 낙관(경쟁 확대): 삼성 2나노·인텔 18A가 대형 외부 고객을 늘려 공급처가 다변화. 확인 신호는 테슬라 칩 양산과 새 고객 발표.
- ▸ 비관: 미세화 비용이 너무 올라 이득이 줄고, 성능 향상의 무게가 패키징(4편)으로 이동. 확인 신호는 웨이퍼 가격 인상과 새 공정 채택 고객 수.
반도체 지수가 이런 기술 뉴스에 민감하게 반응하는 만큼, 금리·환율 같은 거시 변수가 반도체 비중이 큰 시장에 어떤 영향을 주는지도 함께 보면 좋습니다. 일본 증시에서 반도체와 금리 인상이 맞물리는 시나리오가 한 예입니다.
반대 의견과 주의할 점
미세공정이 곧 경쟁력이라는 공식은 점점 약해지고 있습니다. 숫자 한 세대를 줄일 때 드는 비용은 커지는데 성능 향상 폭은 예전보다 작습니다. 그래서 칩 여러 개를 묶는 패키징, 메모리를 쌓는 HBM처럼 ‘공정 밖’의 혁신이 더 중요해졌다는 시각이 많습니다. 또한 기업이 발표하는 ‘속도 10% 향상’ 같은 수치는 특정 조건에서 잰 값이어서, 실제 제품 성능은 설계에 따라 달라집니다. 공정 일정도 자주 밀리므로 발표 시점과 실제 양산 시점을 구분해 봐야 합니다.
🗒️ 한 장 요약
| 개념 | 한 줄 정리 |
|---|---|
| 반도체 미세공정 | 회로를 가늘게 그려 같은 면적에 트랜지스터를 더 넣는 기술 |
| 2나노·3나노 | 실제 치수가 아닌 세대 이름. 회사 간 숫자 비교는 무의미 |
| EUV | 13.5nm 빛으로 회로를 그리는 펜. ASML 단독 생산 |
| GAA | 게이트가 전기 통로 4면을 감싸는 트랜지스터. 누설 전류 감소 |
| 구리 배선 | 트랜지스터를 잇는 칩 안의 전선. 가늘수록 저항 문제 |
| 후면 전력 | 전력선을 칩 뒷면으로 옮겨 앞면을 신호선 전용으로 사용 |
함께 알면 좋은 용어
- 수율 — 웨이퍼 한 장에서 나온 칩 중 정상 작동하는 칩의 비율. 높을수록 원가가 낮다.
- 테이프아웃 — 칩 설계를 끝내고 생산용 데이터를 공장에 넘기는 단계. 이후 시제품·검증을 거쳐 양산한다.
- 멀티 패터닝 — 한 층의 회로를 여러 번 나눠 찍어 해상도를 높이는 방법. EUV 대신 쓸 수 있지만 비용이 크다.
자주 묻는 질문
Q1. 2나노와 3나노는 실제로 2nm, 3nm 크기인가요?
아닙니다. 지금은 세대를 구분하는 이름이며 칩 안 특정 부품의 실제 길이와 일치하지 않습니다. 같은 회사 안에서 세대 차이를 볼 때 의미가 있습니다.
Q2. EUV 장비는 왜 ASML만 만드나요?
13.5nm 빛을 만드는 광원, 초정밀 거울, 진공 시스템 등 수십 년간 쌓인 기술과 협력사 공급망이 필요해 다른 회사가 따라잡지 못했습니다.
Q3. 후면 전력 공급은 언제부터 쓰이나요?
인텔은 18A 칩에 이미 적용했고, TSMC는 A16으로 2026년 하반기 양산을 계획해 2027년 제품부터 나올 것으로 보입니다. 삼성전자는 2027년 적용을 목표로 발표했습니다.
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공정 순서부터 AI 데이터센터 랙까지
참고 자료
- Tom's Hardware: TSMC A16과 Super Power Rail
- TSMC 2026년 3분기 실적 발표 콜 전문
- ASML 2026년 3분기 실적 발표(SEC 6-K)
- Electrek: 삼성 테일러 공장과 테슬라 AI5 2나노
- Maginative: 인텔 18A 팬서레이크
- Cryptobriefing: 인텔의 High-NA EUV 도입
2026년 10월 22일 기준 공개 자료를 바탕으로 정리했습니다. 보도·추정치는 본문에 따로 표시했습니다. 정보 제공용이며 투자 권유가 아닙니다.